ビタビDecoder(誤り訂正符)

代表的な誤り訂正符号方式として広く使われている畳み込み符号に対応するビタビ復号(Viterbi-Decoder)のFPGA用IPコアです。
軟判定復号/硬判定復号、双方に対応しています。

IEEE802.11a をはじめとする多くの通信規格で標準採用されている拘束長7(171oct、133oct)の畳み込み符号に対応していますので、さまざまなアプリケーションに適用可能です。

特長

  • 最大回線速度 約110Mbps (※1)を実現し、IEEE802.11a 規格に適応可能
  • デパンクチャ機能内蔵
  • 符号化率 1/2,2/3,3/4,4/5,5/6,6/7,7/8 に対応
  • 符号化率に対応した速度変換ブロックを実装
  • メモリブロック(EAB)を使用しない構成
  • パラメータにより、トレースバック量を設定可能
  • 軟判定ビット幅の設定が可能
    (軟判定パラメータのビット幅 =1設定のとき、硬判定モード)
  • 硬判定モードの場合

ブロック図

ブロック図:ビタビdecoder

インタフェース

信号名入出力説明
CLK入力入力クロック
RST入力入力クロック
EN入力デコードイネーブル
DI[NC-1:0]入力入力データ(符号化データ)
CRAP[2:0]入力符号化率指示信号
CLK0入力出力クロック(復号化データ)
DO出力出力データ
注)NC:軟判定ビット幅パラメータ

規模と速度(参考)

FPGAデバイスALTERA製CycloneIII(EP3C10E144C7)にてトレースバック量35 の場合
硬判定(NC=1)の場合使用LE数約5,400LEs
最大動作速度約110MHz
軟判定(NC=4)の場合使用LE数約6,300LEs
最大動作速度約90MHz
軟判定(NC=8)の場合使用LE数約8,200LEs
最大動作速度約85MHz
いずれも使用EAB数は0
※ その他デバイスの対応に関してはお問い合わせください。
※ ALTERA製CycloneIIIにおける本製品の参考規模と動作速度になります。
※ 使用ツール:QuartusII version9.0 Build 132 02/25/2009 SJ Full Version

記述言語

  • Verilog-HDL

※ VHDLでの対応も可能です。詳細はお問い合わせください。

ご提供方法

  • ご要望により本IPコアのカスタマイズおよび機能追加してのご提供も可能です。
  • 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
  • HDL言語で設計していますので、様々なFPGAやASICデバイスへ対応出来ます。
  • ネットリストによるご提供やROM形式でのご提供も可能です。

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ビタビDecoder

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