高速版リードソロモン(誤り訂正符号)

リードソロモンExpressは、誤り位置多項式の計算および誤り値の計算をパイプライン処理することで、スループット1Gbps 以上を実現した誤り訂正符号化/復号(Encoder/Decoder)IPコアです。

特長

  • スループット1Gbps 以上を実現
  • 可変データブロック長に対応
  • チェックビットのByte 数や原始多項式・生成多項式はご要望に応じてカスタマイズが可能

仕様

符号RS(255,239;8)
原始多項式X^8 + X^4 + X^3 + X^2 + 1
生成多項式G(X) = (X+1)(X+α)(X+α^2)・・・(X+α^15)
遅延量2~6コードブロック分(エラー発生バイト数とコードブロック長により可変)

ブロック図

ブロック図:リードソロモンExpress

外部インタフェース

1.エンコーダ

エンコーダ
信号名I/O機能
nRESETIFECリセット信号
(負論理パワーオンリセット)
CLKIビット同期クロック
FECENBIFEC動作イネーブル信号
CENDIFECコードワード終了信号
DI[7:0]I入力データ
FECACTIFEC動作中表示信号
DO[7:0]O出力データ

2.デコーダ

エンコーダ
信号名I/O機能
nRESETIFECリセット信号
(負論理パワーオンリセット)
CLKIビット同期クロック
FECENBIFEC動作イネーブル信号
CENDIFECコードワード終了信号
DI[7:0]I入力データ
FECACTOFEC出力有効信号
DO[7:0]O出力データ
ERR[1:0]O受信エラー情報
0X:エラーなし
10:修復可能なエラー発生
11:訂正不可能エラー発生

規模と速度(参考)

FPGAデバイスALTERA 製Cyclone(EP1C12)
使用LE数約7,200LEs(エンコーダ部:約200LEs / デーコーダ部:約7,000LEs)
必要Memory空間20kbit(デコーダのみ使用)
最大動作速度130MHz
※ その他デバイスの対応に関してはお問い合わせください。

記述言語

  • Verilog-HDL

※ VHDLでの対応も可能です。詳細はお問い合わせください。

ご提供方法

  • ご要望により本IPコアのカスタマイズおよび機能追加してのご提供も可能です。
  • 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
  • HDL言語で設計していますので、様々なFPGAやASICデバイスへ対応出来ます。
  • ネットリストによるご提供やROM形式でのご提供も可能です。

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リードソロモンExpress

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