リードソロモン符号化/復号(Reed-Solomon Encoder/Decoder)のFPGA用IPコア

特長

• 可変データブロック長に対応。
• チェックビットのByte数や原始多項式･生成多項式は、ご要望に応じてカスタマイズが可能。
• ビット／バイトインターリーブ機能の追加も可能。

仕様

ブロック図

外部インタフェース

1.エンコーダ

信号名	I/O	機能
nRESET	I	FECリセット信号 (負論理パワーオンリセット)
FECENB	I	FEC動作イネーブル信号
CLK	I	ビット同期クロック
BCLK	I	バイト同期クロック
CEND	I	FECコードワード終了信号
DI[7:0]	I	入力データ
DO[7:0]	O	出力データ

2.デコーダ

信号名	I/O	機能
nRESET	I	FECリセット信号 (負論理パワーオンリセット)
FECENB	I	FEC動作イネーブル信号
CLK	I	ビット同期クロック
BCLK	I	バイト同期クロック
CEND	I	FECコードワード終了信号
DI[7:0]	I	入力データ
DO[7:0]	O	出力データ
ERR[1:0]	O	受信エラー情報 0X:エラーなし 10:修復可能なエラー発生 11:訂正不可能エラー発生

• 制御信号はFECENB、BCLK、CEND のみで単純な構成
• FECENB 端子を使うことによってバースト的なデータに対応可能

規模と速度(参考)

記述言語

• Verilog-HDL

※ VHDLでの対応も可能です。詳細はお問い合わせください。

ご提供方法

1. ご要望により本IPコアのカスタマイズおよび機能追加してのご提供も可能です。
2. 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
3. HDL言語で設計していますので、様々なFPGAやASICデバイスへ対応出来ます。
4. ネットリストによるご提供やROM形式でのご提供も可能です。

高速版リードソロモン

スループット1Gbpsを実現した高速版リードソロモンも、ご提供しております。

• リードソロモンExpress